Hier ein Screnshot des Logic State Analyzer, der einen groben Überblick zu den Fehler gibt.
Zusätzlich zu den ECB-Bus Signalen sind der Datenbus und einige Control Signale des Z80 auf den FDC angeklemmt.
Die Signale sind an einem vorangestellten "F" zu erkennen.
Zu beachten ist, daß der Datenbus auf dem FDC und auf der CPU jeweils durch einen invertierenden Treiber (74LS640) getrieben werden.
Aus einem Datum E4 am FDC-internen Datenbus wird ein 1B auf den ECB-Bus.
Der FDC holt sich den ECB-Bus über BUSREQ_N und transferiert einige Bytes in den Speicher des Zielrechners.
Dann kommt die Übertragung zum HALT. Der Schreibzyklus, in diesem Falle auf Adressse 801B des Zielrechners wird nicht beendet.